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戒断
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480人次参与
2 周,6 日前更新
创建于2 年,7 月前
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目前暂且认为,scientific ML surrogate method 调研完了
接下来,建一个简单的 6sigma DC CFD 模型,并且尝试得到数据,进行联动。
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上午我们先 check OS 吧
软设进度计划之类的,可以等到形策写。 工作方面,今天中午下午还可以听 meeting,可以先听听。都是在我的目标内的,都会着手去 handle 的(自信)。 以及,今天打算低热量饮食。加油
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关于 OS:我们去看内存管理吧
感觉只有了解内存管理,才能再进一步。
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下一步:我们去看那些经典方法怎么做的吧
包括 PINN,FNO,U-net 等,先简单得到这三个的做法。
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现在所做的事情,是必经之路,早晚都要做的
从解释型、完成任务型选手,到成事型选手的过渡,总有一天要这样的。
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关于以话剧形式展现反腐效果(形策 pre)
并且希望能直接照搬别人的话剧。 经过一下午的调研,发现这个事情比我想的难很多… 现在不打算继续推行这个想法了,等组长来组织吧。是真的难复用诶。 晚上可能会糊一糊 OS。加油加油。
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现在所做的事情,是必经之路,早晚都要做的
加油。加油。
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现在的目标是,尽快搞懂 OCBA 在做什么
RL 叠了 OO + OCBA 的 buff,这样嘛?很希望是这样啊。
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蛮想开坑随便说说序优化,但还是先 check 毕设思路吧
如题。Ordinal Optimization 的思想特别简单(不用简洁这个词,是因为感觉它不够优美)。 (其实,感觉 OO 的风格,跟何教授照片给我的感觉很像)(奇怪的论断) 可能我还没
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萌生了把自己作业全部开源的想法
今天晚上大概会沿着下午的思路,继续去 check。
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明天上午的话,继续看 MIPS 吧
哪里不会看哪里,争取建立点感性概念。 感觉明天上午跟大家 meeting 完,下午可以考虑一下科研的事情。 btw,明天 1. 问博资考试,2. 问出国交流,3. 问托福考位,4. 催魏老
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Verilog:在多个 always 块中,不能重复对一个 reg 型变量赋值
仔细想想 verilog 的并行实现,感觉有道理。
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目前的任务:写出 1. 蜂鸣器、2. 7段数码管 的 verilog 控制
蜂鸣器应该好搞一些,7段数码管的原理我大致也知道。 首先要梳理出明确的需求。输入输出是什么格式,希望它们怎么运作。 可以借助往届的材料、网上的代码。
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听完组会后心潮澎湃
1. 虽然,在个体每天所作事情的这种渺小,与像是探索、像是做出一个值得做的工作、像是数学证明、甚至开创领域这种事情的宏观之间,这样渺小与宏观的比较,有如高山仰止,抬头 90° 望高山并为之倾倒。这让人
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今天打算 check 一下 OS 课设
目前对 driver 的代码有了一点感性认识,接下来看第二部分 boot loader。
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发现我好像下午 2 - 4 点没事
4 - 6 要软设 meeting,晚上貌似又没事了,感动。 4 - 6 之前,把 java 打开网页调好吧,然后 check 一下 java 多线程。 其余的,论文。
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今天最好把综合课设的要求弄清楚
check 每一部分做什么(和 dl 队友探讨),看看方案认证报告怎么写,或许可以明确一下分工。
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打算问师兄们一些问题
1. 读书会的具体要求,每次以什么形式分享,读到什么程度。 2. 我们实验室常投的期刊 / 会议,比较重要的时间节点。
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今天白天在学运筹学,晚上去训练!
加油加油!接下来直观理解位势法,然后就可以简单写笔记了 说起来我有点担忧,像我这样不做题行嘛,搞得有点像看 DL 网课。 像 DL 网课嘛… 这么说来,应该是可以的。
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加油加油!今天的目标一是,把软设程序跑起来
加油加油!
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